active hdl

Первый проект в VHDL (Active HDL). Моделируем логическую схему

Опубликовано lamazavr - пт, 01/04/2013 - 19:35

Приступая к изучению языков проектирования цифровых автоматов (vhdl, verilog) хорошо бы знать основы булевой алгебры (алгебры логики) и понимать принципы создания цифровых схем (на логических элементах).

К сожалению эти знания на полу не найдёшь, а объяснять слишком долго и нудно.. Поэтому попытаемся обойтись без большого углубления в них.

Предлагаю смоделировать работу простейшей цифровой схемы в среде разработки ПЛИС Active-HDL.

Создаём новый проект.

При запуске студии жмём "Создать новое рабочее место":