VHDL

Простейший сдвиговый регистр на VHDL

Довльно нужная вещь этот ваш сдвиговый регистр...

Напишем простейший вариант реализации на VHDL. Из входов у нас будет: тактирование (С, он же CLK), вход данных (serial input) и выход (serial output).

Принципиальных ограничений на разрядность нет, но мы сегодня будем стереотипными пацанами ;) сделаем 8-ми битный регистр.

Сдвиговый регистр

Будем использовать тип std_logic. Для чего будем использовать библиотеки:

Сборка логической схемы в Quartus II

Как я уже писал, заказал себе отладочную плату с EP2C5T144 на борту. Плата пришла, а вот программатор ещё к сожалению нет.

Тем временем смоделируем логическую функцию. Ну и первым делом создадим её конечно.
Quartus II позволяет создавать схему на базовых логических элементах.
Итак проект мы создали в предыдущей статье, добавим новый файл. Жмём File -- New или по обозначенной пиктограмме:

Создание нового проекта в Quartus II

Решил взяться таки за освоение ПЛИС. Едет ко мне из китая вот такая плата:

EP2C5T144 Altera Cyclone II FPGA Mini Development Board

EP2C5T144 Altera Cyclone II FPGA Mini Development Board

Вот и научимся пока создавать новый проект для неё в среде Quartus II.

Установка Quartus II в ubuntu linux

Установка Quartus II в ubuntu linux

Не смотря на то, что инсталятор предполагает создание ярлыка, он не создаётся. Для исправления этого придётся создать ярлык самим. Смотрим видео.

Создаём RS триггер кодом в VHDL. Первые шаги на ПЛИС

Как и обещал теперь только код.

Синтаксис языка VHDL сильно похож на паскаль, как бы сильно я на него не плевался (как заядлый сишник), язык потрясающий. Уже через пару часов начинаешь помнить об end в конце каждой секции кода...

Итак. Создайте файл *.vhd в вашей среде разработки (думаю вы используете Quartus, а я буду Active HDL).

При создании любого проекта на VHDL вы скорее всего будете использовать библиотеки. Нельзя сказать, что язык беден конструкциями, но некоторые типы намного удобнее встроенных.

Первый проект в VHDL (Active HDL). Моделируем логическую схему

Приступая к изучению языков проектирования цифровых автоматов (vhdl, verilog) хорошо бы знать основы булевой алгебры (алгебры логики) и понимать принципы создания цифровых схем (на логических элементах).

К сожалению эти знания на полу не найдёшь, а объяснять слишком долго и нудно.. Поэтому попытаемся обойтись без большого углубления в них.

Предлагаю смоделировать работу простейшей цифровой схемы в среде разработки ПЛИС Active-HDL.

Создаём новый проект.

При запуске студии жмём "Создать новое рабочее место":